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北京大学高能效计算与应用中心（CECA）罗国杰课题组博士生王丰提出了针对主流FPGA双输出LUT结构的工艺映射算法。论文被芯片设计自动化（EDA）领域顶会ICCAD接收（2020年11月4日线上报告），报告视频已上传B站（末尾附链接）。

论文内容概要

　　查找表LUT是FPGA通过真值表实现可重构逻辑的基础。许多新型FPGA架构（包括Xilinx UltraScale+/Versal和Intel ALM）已经支持双输出LUT，如下图所示。当两个LUT的输入数量之和不超过某个限制时，我们可以将它们合并在一个LUT中以节省总资源消耗。然而，此前文献所描述的传统工艺映射算法并不能很好地支持此结构。它们通常在工艺映射阶段只生成单输出LUT映射方案，在后续的设计阶段才考虑合并。这就限制了能利用双输出LUT架构的逻辑门比例。

本论文中提出了一套基于割的全新综合流程，支持直接在工艺映射阶段合并LUT。该综合流程包含多次迭代，每次迭代均使用不同的割选择函数。一次迭代包含三个步骤：计算每个节点的单输出优先割、合并单输出割以产生LUT映射方案、局部调优。实验结果表明，该综合流程相较于传统映射算法多合并了14.89%的LUT数目，同时节省了13.98%的LUT资源。

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报告完整视频：https://www.bilibili.com/video/BV1pt4y1i7yE?p=19 论文链接：https://doi.org/10.1145/3400302.3415617（将在会议结束后放出）

作者信息

王丰，北京大学信息科学技术学院2016级博士生，导师为罗国杰教授。他的研究兴趣包括各种EDA问题中的综合算法，尤其是针对新型存算一体架构的综合算法。
 

      罗国杰，北京大学高能效计算与应用中心长聘副教授。他于2005年获得北京大学计算机科学技术系学士学位，并于2011年获得美国洛杉矶加州大学计算机科学系博士学位，自2011年加入北京大学高能效计算与应用中心。他曾获2013年ACM/SIGDA杰出博士论文奖、2017年ASP-DAC十年最具影响力论文奖。他目前的研究兴趣是面向领域专用计算和存内计算等技术的设计自动化方法。

致谢

北京市科技计划项目（Z201100004220007）、广东省科技攻关计划（2018B030338001）、北京智源中心的经费资助。