本论文研究VLSI大规模混合尺寸布局的可布线性优化问题。生成可布线的布局解是对VLSI布局器的一个必要要求。该论文介绍了一种简单但有效的方法，可减少大规模混合尺寸设计的布线拥塞和最终布线长度。为了减少布线拥塞并提高可布线性，论文提出在芯片上避免狭窄区域的方案，并提出在特定区域内插入虚拟单元的方法。论文的布局器由三个主要部分组成：（i）通过执行基于邻域的固定宏块膨胀来减少狭窄通道；（ii）在固定宏块密度降低的大区域内插入虚拟单元；（iii）通过检测网表中的复杂逻辑结构并最小化最大引脚密度来进行布局前的宏块膨胀。论文使用DAC 2012可布线性驱动布局基准测试集评估布局器的质量，实验结果表明，论文提出的布局器提高设计的可布线性，并有效减少了布线拥塞。
ASP-DAC是亚洲和南太平洋地区最大的VLSI和系统电子设计自动化（EDA）领域会议。ASP-DAC始于1995年，今年已是第28届，会议通过技术论文和短期课程，为参会者提供接触LSI设计和设计自动化领域最新技术和未来方向的机会。
罗国杰曾于2017年获ASP-DAC十年回顾最具影响力论文奖，今年再度荣获该奖项。
论文链接： https://ieeexplore.ieee.org/document/6509636
备案号：京ICP备13030893号-3
电 话：+86 (0)10-6275-4857
传 真：+86 (0)10-6275-8746
E-mail：ceca [at] pku.edu.cn
地 址：北京市海淀区颐和园路5号 北京大学理科五号楼408室 邮编：100871
官方微博